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如何根據(jù)verligoHDL代碼畫波形圖

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樓主
發(fā)表于 2024-4-8 16:55:00 | 只看該作者 回帖獎勵 |倒序?yàn)g覽 |閱讀模式
rt,實(shí)在找不到答案
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,百度上搜也搜不到
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沙發(fā)
發(fā)表于 2024-4-8 16:55:43 | 只看該作者
你可以使用EDA工具(例如ModelSim、Xilinx Vivado等)來根據(jù)Verilog HDL代碼生成波形圖。首先,將Verilog HDL代碼編譯為仿真模型,然后利用仿真模型運(yùn)行波形仿真。在仿真期間,EDA工具將根據(jù)輸入信號和時鐘信號模擬電路行為,并輸出波形圖形。這樣,你就可以可視化電路波形,以便分析和調(diào)試。
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發(fā)表于 2024-4-8 16:55:57 | 只看該作者
初始狀態(tài)a,b為0,10ns后a拉高,再10ns后b拉高,再10ns 后a拉低,然后保持
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發(fā)表于 2024-4-8 16:56:32 | 只看該作者
這不是最簡單的異或門嗎。。。。輸入信號給了,畫輸出信號的波形有點(diǎn)水啊
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發(fā)表于 2024-4-8 16:57:01 | 只看該作者
這樣?' ~# c7 B2 Y1 j9 y; W% O  i3 X
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發(fā)表于 2024-5-27 16:26:30 | 只看該作者
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