扇出型晶圓級(jí)封裝：實(shí)現(xiàn)異構(gòu)集成的關(guān)鍵技術(shù)

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引言
扇出型晶圓級(jí)封裝（FOWLP）是近年來(lái)備受關(guān)注的先進(jìn)封裝技術(shù)，能夠?qū)崿F(xiàn)多芯片和組件的異構(gòu)集成。本文將概述FOWLP技術(shù)、關(guān)鍵工藝步驟、優(yōu)勢(shì)、挑戰(zhàn)和新興趨勢(shì)[1]。

3 V4 p2 p4 ~, }2 b0 n2 zFOWLP簡(jiǎn)介
, Z' t: p0 @2 |; i, T' ~5 `FOWLP在傳統(tǒng)晶圓級(jí)芯片尺寸封裝（WLCSP）的基礎(chǔ)上，允許重布線層（RDL）延伸至芯片邊緣之外。這種"扇出"的RDL提供了幾個(gè)主要優(yōu)勢(shì)：

提高I/O密度和布線靈活性

改善熱性能和電氣性能

能夠集成多個(gè)芯片和無(wú)源元件

減小封裝厚度
[/ol]
圖1展示了FOWLP封裝的基本結(jié)構(gòu)。

9 R" R7 D8 A) d" f6 ~2 q: T% v
( h% F8 k2 W; E5 ~4 J, Y0 H圖1：扇出型晶圓級(jí)封裝的基本結(jié)構(gòu)示意圖，顯示RDL延伸至芯片邊緣之外。

/ S( j. |1 u) W' Q' t" e
關(guān)鍵工藝步驟
FOWLP的主要工藝步驟包括：

晶圓切割：將制造好的晶圓切割成單個(gè)已知良好芯片（KGD）。

芯片放置：將KGD以特定間距拾取并放置在臨時(shí)載體晶圓上，以實(shí)現(xiàn)扇出。

模塑：注入環(huán)氧模塑料（emc）填充芯片之間的空隙，形成重構(gòu)晶圓。

載體移除：去除臨時(shí)載體，露出芯片的有源面。

RDL形成：沉積和圖案化多層介電質(zhì)和金屬，形成RDL。

球焊：放置焊球以實(shí)現(xiàn)二級(jí)互連。

切割：將重構(gòu)晶圓切割成單個(gè)封裝。
! p+ \0 R4 o1 S2 @3 Q" B% \1 b7 F[/ol]
圖2說(shuō)明了這些關(guān)鍵工藝步驟。
( Z) I% d2 B4 v* H2 V( r4 B

圖2：芯片優(yōu)先、芯片面朝下FOWLP工藝流程，展示從晶圓切割到最終封裝切割的關(guān)鍵步驟。

芯片優(yōu)先與芯片后置方法
" E5 b2 g0 [0 g8 R2 r7 A/ lFOWLP有兩種主要方法：

1. 芯片優(yōu)先：在形成RDL之前將芯片嵌入模塑料中�？蛇M(jìn)一步分為：

芯片面朝下

芯片面朝上

2. 芯片后置（RDL優(yōu)先）：在芯片附著之前在載體上形成RDL。
  E8 C1 f) H& H4 K
每種方法都有各自的優(yōu)勢(shì)和挑戰(zhàn)。芯片優(yōu)先方法更適用于低I/O數(shù)量的應(yīng)用，而芯片后置方法更適合非常高密度的RDL。
0 ~, L1 x+ ^7 m% v8 o+ }
- g  v  _; h2 _: u) bRDL形成
RDL是FOWLP的關(guān)鍵元素，提供扇出互連。RDL形成的主要考慮因素包括：

介電材料選擇（如聚酰亞胺、ABF）

金屬沉積和圖案化技術(shù)

通孔形成

線寬/間距能力
5 A6 {5 D: @8 a# y0 R1 M: T
& v- o* V! u9 t3 M9 R3 S圖3顯示了典型多層RDL結(jié)構(gòu)的橫截面。
, H1 h, Y/ ^1 T$ Q1 s% y4 n

$ R1 o) X0 z  g, ?( u' n+ N, s圖3：FOWLP中多層RDL結(jié)構(gòu)的橫截面SEM圖像，可見(jiàn)銅跡線和通孔。

板級(jí)封裝
* d/ e% T3 f$ l4 s* C. P為提高制造效率，正在向更大尺寸的板級(jí)扇出封裝發(fā)展。這允許同時(shí)生產(chǎn)更多封裝。
9 d) n6 }# P% Y
& W' `, n! b2 y6 ~8 }3 U0 ~圖4顯示了用于扇出封裝的大型板的示例。
( r4 r" t- }' q! S  I

圖4：用作板級(jí)扇出封裝臨時(shí)載體的大型玻璃板（515mm x 510mm），可提高生產(chǎn)效率。

( N4 v  N( }6 @4 e6 {3 U) A異構(gòu)集成
0 D, V2 q/ M* {0 I0 G( KFOWLP的一個(gè)主要優(yōu)勢(shì)是能夠?qū)⒍鄠�(gè)芯片和組件集成到單個(gè)封裝中。這種異構(gòu)集成能力實(shí)現(xiàn)了：
6 f4 p8 Z, Y' ]$ b

尺寸縮小

性能提升

成本優(yōu)化

定制解決方案
$ i# i$ {8 ]7 X3 @; f
圖5說(shuō)明了使用FOWLP進(jìn)行異構(gòu)集成的示例。
' C: a' h- m) S( g& N! ~

圖5：在扇出基板上集成多個(gè)芯片的異構(gòu)集成，展示了在單個(gè)封裝中組合不同組件的能力。

混合基板
0 u" p7 k+ H4 P/ }  U9 x  F! q對(duì)于非常高密度的應(yīng)用，正在開(kāi)發(fā)將有機(jī)中間層與建立基板相結(jié)合的混合基板。這種方法提供：

超細(xì)線/間距RDL

改善電氣性能

芯片I/O間距與PCB間距之間的橋接
+ c, N3 V$ q/ ]) O2 w5 D
! d, ~8 ]: p1 v圖6顯示了混合基板的結(jié)構(gòu)。

: C+ W7 j) c2 R* ^) k! x6 F
6 R; P$ c( T5 p5 P! R. D: a圖6：混合基板結(jié)構(gòu)，結(jié)合了具有細(xì)間距RDL的有機(jī)中間層和建立封裝基板，用于高密度異構(gòu)集成。
# N( v5 n1 M9 s% v+ ~
; S* t, h# ]0 Y: t' p, l' v主要挑戰(zhàn)
$ l, k3 E; y0 F0 X  nFOWLP技術(shù)面臨的一些主要挑戰(zhàn)包括：
2 ~$ b% Y; k: H: _& u! \0 T1. 翹曲控制：材料之間的CTE不匹配可能導(dǎo)致翹曲問(wèn)題。
; P# m' f5 o1 m4 k. d2. 細(xì)間距RDL形成：實(shí)現(xiàn)超細(xì)線/間距具有挑戰(zhàn)性，特別是在大尺寸板上。
0 ^  j* i8 Q* s2 ~) d0 K5 G  G; A3. 已知良好芯片（KGD）的可用性：獲得KGD對(duì)維持良率非常重要。
4. 熱管理：對(duì)于高功率應(yīng)用，散熱可能成為問(wèn)題。
5. 可靠性：確保在各種使用條件下的長(zhǎng)期可靠性。

可靠性測(cè)試
對(duì)FOWLP封裝進(jìn)行嚴(yán)格的可靠性測(cè)試必不可少。常見(jiàn)的測(cè)試包括：
5 e: w5 @& Z: j% O+ E8 F5 a# s

熱循環(huán)：評(píng)估焊點(diǎn)可靠性

跌落測(cè)試：適用于移動(dòng)應(yīng)用

濕敏度：評(píng)估封裝穩(wěn)健性

8 g9 O2 @& d. P7 n+ f% z圖7顯示了熱循環(huán)測(cè)試結(jié)果的示例。
2 Z, j6 d6 N+ ^! L  z4 A: }4 W+ s; @
: w: k7 @; z% f
( `+ r, ?; R+ y- ^& j6 K6 l0 O圖7：扇出封裝在熱循環(huán)條件下焊點(diǎn)可靠性的韋伯圖。
# G& p7 C! Q5 |: o  E
仿真和建模
- L% p' \* J8 P2 z  g2 M有限元分析（FEA）廣泛用于模擬和優(yōu)化FOWLP設(shè)計(jì)。重點(diǎn)關(guān)注的領(lǐng)域包括：

翹曲預(yù)測(cè)

應(yīng)力分析

熱管理

電氣性能

) o' ?: V; o! @圖8展示了用于熱-機(jī)械仿真的FEA模型。


# K; k% F3 o% R: |; b& v+ s* b圖8：用于熱-機(jī)械仿真的異構(gòu)集成封裝有限元模型，用于預(yù)測(cè)關(guān)鍵區(qū)域的應(yīng)力和應(yīng)變。

新興趨勢(shì)
7 G7 a3 T- j) Q9 \* {9 hFOWLP技術(shù)的新興趨勢(shì)包括：
, d  ^' ?7 U. T9 K8 @1. 板級(jí)封裝：轉(zhuǎn)向更大尺寸的板以提高效率。
9 v5 C% H1 r* b$ h; N4 f: f, D2. Chiplet集成：在封裝中組合多個(gè)較小的芯片或"chiplet"。
. }, U5 o! J+ V3 i! a5 c" q6 J3. 2.5D/3D集成：垂直堆疊芯片以增加密度。
' f3 t  z: R6 B; u) ]7 o5 ?: _- f4. 嵌入式組件：在封裝內(nèi)集成無(wú)源和有源組件。
7 o$ O- v6 U; T; @/ @" E7 P! U/ j5. 先進(jìn)材料：開(kāi)發(fā)新的模塑料、介電質(zhì)和導(dǎo)電材料。

6 d: z$ L& e. ^! O% \2 m& ?: Y應(yīng)用
FOWLP在廣泛的應(yīng)用領(lǐng)域中得到使用，包括：
+ s# e0 y; [5 C2 f: @& C

移動(dòng)設(shè)備

汽車電子

物聯(lián)網(wǎng)（IoT）設(shè)備

人工智能（AI）加速器

高性能計(jì)算
" T$ ?# l9 e) h( T9 u
5 |& ~/ D% s' }0 f' S7 f1 h1 O5 w, R異構(gòu)集成能力使FOWLP特別適合系統(tǒng)級(jí)封裝（SiP）解決方案。
7 c# Y+ g  Z7 i" `
5 ^1 R" }+ Q/ a& ?結(jié)論
扇出型晶圓級(jí)封裝已成為實(shí)現(xiàn)異構(gòu)集成和先進(jìn)電子系統(tǒng)的關(guān)鍵技術(shù)。高密度互連、性能改善和緊湊形態(tài)因素的能力使其非常適合下一代應(yīng)用。雖然仍面臨挑戰(zhàn)，但材料、工藝和設(shè)計(jì)工具的持續(xù)發(fā)展正在擴(kuò)展FOWLP技術(shù)的能力。

8 f( j  V! J% b; L5 M" ]隨著電子行業(yè)不斷要求在更小的形態(tài)因素中實(shí)現(xiàn)更高水平的集成和性能，F(xiàn)OWLP有望在滿足這些需求方面發(fā)揮越來(lái)越重要的作用。向板級(jí)封裝的趨勢(shì)和混合基板的開(kāi)發(fā)正在為超高密度集成開(kāi)辟新的可能性。
$ u6 X+ V& t* L9 R/ R
研究人員和制造商不斷推動(dòng)FOWLP的可能性邊界，改進(jìn)線/間距能力，增加板尺寸，開(kāi)發(fā)新的架構(gòu)。隨著技術(shù)的成熟，我們可以期待看到FOWLP在廣泛的應(yīng)用領(lǐng)域中實(shí)現(xiàn)更先進(jìn)的異構(gòu)集成解決方案。

& P1 P# c7 o: _9 O
$ h# E5 _# R+ X. k$ F參考文獻(xiàn)
[1] J. H. Lau, "Fan-Out Technology," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 4, pp. 233-419.

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