高斐龍-常用存儲器設(shè)計-4片DDR3的PCB設(shè)計作業(yè)-（菊花鏈）

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1、2片DDR相對于CPU對稱式布局
2、濾波電容靠近IC管腳進(jìn)行擺放
3、DDR相對距離，當(dāng)中間無排阻時:600-800mil當(dāng)中間有排阻時:800-1000mil
4、數(shù)據(jù)線串接電阻-1一般放在DDR與控制器中間，并聯(lián)電阻靠近串接電阻放置，可放于其背面，具體位置可由仿真決定。
5、DM信號是數(shù)據(jù)線的掩碼，一般都是點到點的單向傳輸，要求串接電阻放在控制器端，并聯(lián)電阻放在DDR端。
6、地址線、控制線、時鐘線是單向傳輸，且一般都是點到多點的拓?fù)浣Y(jié)構(gòu)。要求串聯(lián)電阻靠近控制器端，多個DDR間使用遠(yuǎn)端分支，分支盡量短且等長，并聯(lián)電阻放在DDR端第一個T點處，長度不超過500mil;走菊花鏈拓?fù)涞�，并�?lián)電阻放在最后一個DDR后面，長度不超過500mi。
7、差分時鐘信號是單向傳輸，串接電阻靠近控制器端，點到點的終端匹配電阻盡量靠近DDR，或放在DDR之后，點到多點，可以使用地址線的拓?fù)浣Y(jié)構(gòu)，終端匹配電阻放在第一個T點處。
8、特性阻抗:單端50歐,差分100歐
9、數(shù)據(jù)線每10根盡量走在同一層(D0~D7,LDM,LDQS),(D8~D15,UDM,UDQS
10、信號線的間距滿足3W原則，數(shù)據(jù)線、地址(控制)線、時鐘線之間的距離保持20mil以上或至少3W3.
11、空間允許的情況下,應(yīng)該在它們走線之間加一根地線進(jìn)行隔離。地線寬度推薦為15-30mil
12、VREF電源走線先經(jīng)過電容再進(jìn)入管腳，Vre電源走線線寬推薦不小于20mil,與同層其他信號線間距最好20mil上
13、所有信號線都不得跨分割,且有完整的參考平面，換層時，如果改變了參考層，要注意考慮增加回流地過孔或退藕電容。
14、兩片以上的DDR布線拓?fù)浣Y(jié)構(gòu)優(yōu)選遠(yuǎn)端分支，T點的過孔打在兩片DDR中間;
15、菊花鏈需得到仿真驗證或芯片layout Guide要求。(一般主控支持讀寫平衡的才支持菊花鏈)
16、所有DDR信號距離相應(yīng)參考平面邊沿至少30-40mil。任何非DDR部分的信號不得以DDR電源為參考。