王燦堅(jiān)-2片DDR3存儲(chǔ)器模塊的PCB設(shè)計(jì)作業(yè)

傾風(fēng)無(wú)依 · 發(fā)表于 2024-9-12 23:41:32

總結(jié)：

1.了解DDR的管腳定義；2.掌握DDR的布局方式：1）2片DDR相對(duì)于CPU呈對(duì)稱式布局，并相距CPU 700mil左右的距離；2）數(shù)據(jù)線串接電阻放在DDR與控制器的中間，并聯(lián)電阻靠近串接電阻附近，可放于反面；3）DM信號(hào)要求串接電阻放在控制器端，并聯(lián)電阻放在DDR端；4）地址線、控制線、時(shí)鐘線是單向傳輸，一般是點(diǎn)到多點(diǎn)的拓?fù)浣Y(jié)構(gòu)，要求串接電阻靠近控制器端，采用T點(diǎn)拓?fù)浣Y(jié)構(gòu)并聯(lián)電阻放在DDR端第一個(gè)T點(diǎn)處，長(zhǎng)度不超過(guò)500mil；5）差分時(shí)鐘信號(hào)串接電阻靠近控制器端，點(diǎn)到點(diǎn)的終端匹配電阻靠近DDR端，點(diǎn)到多點(diǎn)可以采用T型拓?fù)浣Y(jié)構(gòu)，終端匹配電阻放在第一個(gè)T點(diǎn)處；6）Vref電源的退耦電容必須靠近DDR和CPU管腳；3.掌握DDR的布線方式：1）采用單端50om，差分100om阻抗的布線方式；2）采用數(shù)據(jù)分組的方式，分成各種組別，每一組需走在同一層面，數(shù)據(jù)線組內(nèi)控制在50mil以內(nèi)等長(zhǎng)，時(shí)鐘、地址、控制線組內(nèi)控制在200mil以內(nèi)的誤差，時(shí)鐘差分對(duì)內(nèi)誤差控制在5mil以內(nèi)；3）線與線之間盡量保持3W以上的原則，數(shù)據(jù)線，控制線，時(shí)鐘線之間要保持20mil以上的距離；4）所有的信號(hào)線都不得跨分割，且有完整的參考平面。