為什么信號線上常常串接一個(gè)電阻？阻值通常是0歐，22歐，33歐或...

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在設(shè)計(jì)電路的時(shí)候，常常會(huì)在兩個(gè)芯片的信號線上串聯(lián)一個(gè)電阻，這個(gè)電阻常常是0歐，22歐，33歐或更大阻值的電阻。位置的話有放在信號發(fā)射端也有放在接收端的。
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今天就來和大家分享下，信號線上串接電阻的作用。1、阻抗匹配，吸收反射信號當(dāng)信號頻率比較高，上升沿比較陡時(shí)我們就需要考慮信號的阻抗連續(xù)問題了。首先來看下光從空氣照射到玻璃時(shí)，除了折射還會(huì)發(fā)生發(fā)射。

當(dāng)信號頻率比較高，上升沿比較陡時(shí)，電子信號經(jīng)過阻抗不同的地方時(shí)也會(huì)產(chǎn)設(shè)反射。PCB的單線阻抗一般會(huì)設(shè)計(jì)成50Ω，發(fā)射端阻抗一般是17到40，而接收端一般是MOS管的輸入，阻抗是比較大的，所以信號在接受端會(huì)產(chǎn)生反射，反射的信號又與源信號疊加，這樣就會(huì)在接收端反復(fù)反射，直到趨于穩(wěn)定。
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信號反射，在實(shí)際電路中波形會(huì)表現(xiàn)為，實(shí)際在電路中的表現(xiàn)就是信號會(huì)出現(xiàn)過沖，下沖或者振鈴。過沖和振鈴很容易產(chǎn)生emc問題或者在接收端產(chǎn)生誤碼。

比如這是之前測試的一個(gè)25MHZ的一個(gè)信號，當(dāng)加的串接電阻是0歐姆時(shí)，可以看到信號的過沖非常明顯，
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當(dāng)我串接的電阻為33歐時(shí)，信號的過沖有了很好的改善。
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需要注意的是，串接電阻用作阻抗匹配是一般是接到信號的發(fā)射端，不能接到信號的接收端，阻值的話一般100歐以內(nèi)，阻值大了信號會(huì)畸變，可能有時(shí)序問題。
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2．吸收干擾脈沖如果兩個(gè)芯片間的信號線比較長，

, g& E# e* M  [  f" e* z- [1 ^4 b或者走線的時(shí)候和一些時(shí)鐘信號等快速跳變的信號靠的比較近的時(shí)候，

這個(gè)信號線很容易受到干擾或者信號線上會(huì)耦合到一些毛刺或窄脈沖。如果接收端是邊沿觸發(fā)有效，那么信號收到干擾后，必定會(huì)有誤操作或者脈沖計(jì)數(shù)變多。
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7 W, B, E; I4 v* Z; J* f就好比之前做過一個(gè)項(xiàng)目，電極輸出的脈沖信號經(jīng)過光耦接到我們的FPGA，F(xiàn)PGA在接受到下降沿了之后進(jìn)行數(shù)據(jù)處理。在調(diào)試的時(shí)候發(fā)現(xiàn)，一個(gè)周期內(nèi)，本來之應(yīng)該有6144個(gè)中斷信號，但實(shí)際FPGA的脈沖信號有時(shí)會(huì)多余6144，經(jīng)過查看PCB發(fā)現(xiàn)，我們這個(gè)線走線比較長，并且中間有一段和一個(gè)時(shí)鐘線隔的比較近，后來在靠近FPGA的這邊串接了一個(gè)1K的電阻后，脈沖數(shù)就正常了。因?yàn)檫@種干擾或者耦合到的一些毛刺，它的電壓幅值可能跟正常信號查不到，但是它的整個(gè)能量是非常小的，經(jīng)過一個(gè)電阻后，基本就可以把它吸收了。
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* C$ }3 b4 I$ |: H; t, F2 @然后復(fù)位信號上串聯(lián)電阻也是這個(gè)道理，可以吸收干擾信號或者靜電干擾；需要注意的是這個(gè)電阻一般推薦放在接收端，并且信號的頻率不應(yīng)太高，阻值的話根據(jù)實(shí)際情況可以適當(dāng)選擇。3.便于調(diào)試測試
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: m* b# V. Y8 U: R8 Z如果信號兩端的芯片都是BGA的芯片或者一些引腳比較密的地方，有時(shí)候需要測試這個(gè)信號的波形或電平，不串接電阻的話我們將很難測試這個(gè)信號的波形，或者電平，這會(huì)給我們調(diào)試測試帶來很多困難。所以對于這種我們常常在信號線上串聯(lián)一個(gè)0歐姆電阻，作為預(yù)留，方便PCBA的調(diào)試和測試。
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